Advanced Asic Chip Synthesis: Using Synopsys Design Compiler, Physical Compiler, and Primetime [Anglais] [Relié]

above  analysis  approach  area  attribute  based  between  block  buffers  case  cell  chapter  clk  clock  command  compiler  constraints  contains  data  dc  delay  design  designers  during  example  figure  file  flops  flow  following  format  gate  generated  however  information  input  layout  level  library  list  logic  may  method  models  name  net  netlist  number  optimization  option  order  output  path  perform  performed  phyc  physical  pin  placement  port  problem  process  provides  pt  pt_shell  report  results  routing  rtl  scan  script  sdf  set  setup  should  signal  simulation  skew  source  specified  static  step  synopsys  synthesis  tck  technology  therefore  time  timing  tool  transition  tree  two  use  used  user  value  variable  verilog  violations