Phase-Locked Loop Circuit Design [Anglais] [Broché]

100  acquisition  active  amplitude  applications  average  aw  bandwidth  between  carrier  case  causes  change  chap  chapter  characteristic  circuit  clock  component  corresponding  cycle  data  density  design  detector  due  edge  effect  eq  error  example  fig  figure  filter  find  fm  frequency  function  gain  given  gives  high  hz  injection  input  jitter  kd  khz  let  linear  lock  loop  mhz  model  modulation  multiplier  must  noise  offset  oscillator  output  pd  pf  phase  pll  pulses  radians  range  response  sec  section  see  shown  signal  since  slip  small  spectral  spurious  state  synthesizer  terms  therefore  time  transfer  two  used  value  vco  vd  vh  vi  vl  vo  voltage  w2  w3  waveform  wo  zero